Modalidad de impartición: A distancia

Fechas de inicio-fin: 28/04/2025 - 23/05/2025

Contenido

Este módulo se centra en la descripción de sistemas digitales a nivel RT utilizando el lenguaje SystemVerilog. Se estructura en tres temas:

1.1 Repaso de conceptos de la Electrónica Digital.

En este tema se realiza una revisión de las bases de la lógica digital: Álgebra de conmutación y puertas lógicas, diseño a nivel de puertas, subsistemas combinacionales, biestables, diseño de FSM, subsistemas secuenciales (contadores y registros).

1.2 Lenguajes de descripción de hardware, metodología de diseño.

Se muestra la necesidad de disponer de un lenguaje de descripción de hardware y, entre los posibles, se elige el lenguaje SystemVerilog (SV). Se presenta la metodología de diseño y tecnologías de implementación de sistemas digitales: FPGA, ASIC y SoC-FPGA.

1.3 Descripción de sistemas digitales con SystemVerilog.

Se consideran sus aspectos básicos: módulos, entradas y salidas, operaciones lógicas, tipos de señales, etc. Se describen los circuitos combinacionales, jerarquía en el diseño, descripción de circuitos secuenciales: FSM y cartas ASM, descripción para síntesis, tratamiento de la señal de reloj en el diseño síncrono y reducción de frecuencia.

Se realizarán problemas y clases de laboratorios en las que se aplicarán los conceptos explicados en teoría.

Modalidad de impartición: A distancia

Fechas de inicio-fin: 26/05/2025 - 13/06/2025

Contenido

Este módulo se centra en el diseño de sistemas digitales utilizando dispositivos programables tipo FPGA. Se estructura en tres temas:

2.1 Introducción a las FPGAs.

En este tema se presentan los dispositivos FPGA, los fabricantes, familias (FPGA y SoC-FPGA) y tecnologías de implementación. Se explican los principales elementos internos que realizan la lógica digital (CLBs, Slices y LUTs) así como otros componentes más específicos, como son las memorias RAM, los clock managers, los convertidores AD o los Slices DSP. Se explica el flujo general de diseño y se concreta con el flujo de diseño que se sigue dentro de la herramienta Vivado de Xilinx.

2.2 Descripción y síntesis de sistemas digitales en FPGA

En este tema se explican las opciones de síntesis y los aspectos relacionados con la introducción de restricciones y los análisis temporales dentro de la herramienta Vivado. También se incluye las diferentes formas de incluir componentes específicos de la FPGA (Block-RAMs, clock managers, multiplicadores, convertidors AD, etc) en los diseños (mediante inferencia o con la utilización de bloques IP).

2.3 Implementación, programación y verificación de FPGAs

Este tema trata de los aspectos relacionados con el routing, implementación y test de los circuitos. En primer lugar, se explicará la problemática de selección de pines así como el mecanismo para imponer la posición y sus características. En segundo lugar, se estudiarán los mecanismos de imposición de restricciones de posicionamiento sobre componentes del sistema a implementar. Finalmente se estudiarán las formas de programar y configurar las FPGA así como las técnicas de test (incluyendo el “Vivado Logic Debug”).

Cada uno de los temas incluye sesiones prácticas de laboratorio que apliquen los conocimientos mostrados en la teoría.

Modalidad de impartición: A distancia

Fechas de inicio-fin: 16/06/2025 - 04/07/2025

Contenido

Este módulo se centra en el diseño de sistemas digitales utilizando tecnologías ASIC. Se estructura en tres temas:

3.1 Tecnología ASIC.

En este tema se presentan los fundamentos de la fabricación del ASICs y del diseño microelectrónico para esta tecnología. En tecnología se cubre desde el silicio al proceso de creación del layout, pasando por la construcción de los transistores. Se cubren aspectos relacionados con las librerías tecnológicas y las celdas de librería y se explica el flujo de diseño a seguir, las herramientas involucradas y las verificaciones a realizar.

3.2 Síntesis en tecnologías ASIC.

En este tema se presenta las principales características generales de las herramientas de síntesis para tecnologías ASIC, así como las características específicas de Genus, la herramienta de síntesis de Cadence. Se estudia la imposición de restricciones de síntesis (temporales, configuración de tecnología, etc.) y el análisis de los resultados. También se realizan simulaciones post-síntesis.

3.3 Place & route en tecnologías ASIC.

En este tema se cubren todos los aspectos relacionados con la realización del place & routing para generar el layout, explicando el flujo dentro de la herramienta de place & route y los pasos a seguir: Floorplanning y Power Planning, Placement y Optimización, Creación de árboles de reloj, análisis temporal, routing y finalización del diseño y verificaciones finales (temporales y físicas).

Cada uno de los temas incluye sesiones prácticas de laboratorio que apliquen los conocimientos mostrados en la teoría.

Modalidad de impartición: A distancia

Fechas de inicio-fin: 07/07/2025 - 18/07/2025

Contenido

Este módulo se centra en el uso de mecanismos avanzados de verificación de sistemas incluidos en el lenguaje SystemVerilog. Se estructura en dos temas:

4.1 Verificación Funcional Avanzada.

En este tema se presentan distintas técnicas de verificación dinámica y estática. Aborda la verificación basada en métricas de cubrimiento y su implementación con XCELLIUM, la verificación basada en assertions y la verificación formal.

4.2 SystemVerilog para verificación.

Se presentan en este tema recursos de SystemVerilog que pueden ayudar para la verificación: funciones, tareas, clases e interfaces. Construcciones específicas para verificación como clock blocks, covergroups, estímulos aleatorios o las assertions de SystemVerilog. Se hace una introducción a Universal Verification Methodology (UVM).

Modalidad de impartición: A distancia

Fechas de inicio-fin: 08/09/2025 - 26/09/2025

Contenido

Este módulo se centra en el diseño de sistemas on chip (SoC) que se componen de un procesador y de lógica digital específica. Se estructura en cuatro temas:

5.1 Procesadores empotrados.

Se presentan los aspectos más significativos de los procesadores empotrados y los procesadores más utilizados.

5.2 Flujo de diseño de un SoC.

Se presentan los pasos más significativos para el diseño y construcción de un SoC, así como las herramientas que hay que utilizar.

5.3 Desarrollo de periféricos.

Se estudian los mecanismos de interconexión de memorias y de otros mecanismos de comunicación en el desarrollo de SoC.

5.4 Plataforma de desarrollo de sistemas on chip programables.

Se presentará y utilizará una plataforma de desarrollo de SoC, en particular de PSoC (SoC sobre dispositivos programables).

Modalidad de impartición: A distancia

Fechas de inicio-fin: 29/09/2025 - 17/10/2025

Contenido

Este módulo se centra en el diseño de sistemas digitales a partir de descripciones de alto nivel con implementación en dispositivos programables FPGA. Se estructura en tres temas:

6.1 Introducción al diseño de alto nivel.

Conceptos básicos del diseño de alto nivel y diferencias con respecto al diseño a nivel RT. Concepto de síntesis de alto nivel y realización de descripciones sintetizables de alto nivel.

6.2 Optimizaciones y exploración del espacio de diseño.

Introducción de directivas, restricciones y optimización en las descripciones de alto nivel. Exploración del espacio de diseño.

6.3 Herramientas de síntesis de alto nivel.

Manejo de herramientas de síntesis de alto nivel (como Vitis HLS). Inclusión de la síntesis de alto nivel en el flujo de diseño RT.