Director
D. Paulino Ruiz de Clavijo Vázquez
(Tecnología Electrónica)
Unidad Promotora
Cátedra USECHIP
Impartición
Del 25/11/2026 al 13/05/2027
Modalidad
Presencial
Idioma de impartición
Español
Lugar de impartición
Laboratorios Hardware
12,00 €
(tasas incluidas)
9,00 ECTS
Prácticas
No
Objetivos
Se presentara una manera de diseñar y verificar cores HDL (Hardware
Description Language) utilizando herramientas de Software Libre como es cocotb que nos permitirá utilizar python para verificar nuestro core, también se usará fusesoc como gestor de cores para reutilizar nuestro código de una forma más sencilla. Una vez visto como diseñar Cores se utilizaran estos conocimientos para implementar sobre FPGA algoritmos especificamente diseñados para IoT e integrarlos en un diseño sobre RISC-V en la FPGA.
Competencias
Los estudiantes aprenderán:
a) Lenguajes de SystemVerilog y Python.
b) Verificar cores HDL con cocotb.
c) Diseñar y reutilizar cores utilizando fusesoc.
d) Realizar la verificación HDL en un contenedor docker.
e) Diseñar un core complejo y usarlo sobre una FPGA.
Procedimiento de evaluación
Asistencia, Trabajos
Requisitos
Requisitos específicos de admisión a los estudios
- Personal de las empresas adscritas a la Cátedra USECHIP.
- Estudiantes y egresados de titulaciones adscritas a los centros ETSII, EPS, Facultad de Física, ETSI.
Criterios de selección de alumnos
- Acceso prioritario al personal de las empresas adscritas a la Cátedra USECHIP y a los alumnos inscritos en el plan de mentoría.
- Las plazas vacantes se otorgarán según criterio de la comisión académica e idoneidad de los candidatos.
Módulos / Asignaturas
Modalidad de impartición: Presencial
Fechas de inicio-fin: 25/11/2026 - 04/02/2027
Horario: Miércoles Mañana, Jueves Mañana
Contenido
Presentación de las herramientas y software necesario:
a) Python
b) Docker
c) SystemVerilog
d) CocoTB
e) Git
Modalidad de impartición: Presencial
Fechas de inicio-fin: 10/02/2027 - 13/05/2027
Horario: Miércoles Mañana, Jueves Mañana
Contenido
Creación de Cores FuseSoC de los diseños previos.
Diseño de un sistema RISC-V en FPGA usando FuseSoC
Diseño de Algoritmos IoT en Python y SystemVerilog
Verificación de los Algoritmos IoT con CocoTB y creación de cores FuseSoC de los mismos.
Integración de los cores en el Sistema RISC-V y comparativa de rendimiento con otros sistemas.
Profesorado
Personal Académico
- D. Germán Cano Quiveu . Universidad de Sevilla - Tecnología Electrónica
- D. Juan Antonio Castro García . Universidad de Sevilla - Tecnología Electrónica
- D. Paulino Ruiz de Clavijo Vázquez . Universidad de Sevilla - Tecnología Electrónica
Profesorado
- Dª. Andreea Madalina Oprescu Popescu . Universidad de Sevilla - Tecnología Electrónica
- Dª. Clara Lebrato Vázquez . Universidad de Sevilla - Tecnología Electrónica
- D. Germán Cano Quiveu . Universidad de Sevilla - Tecnología Electrónica
- D. Jesús David Barrionuevo Vallecillo . Universidad de Sevilla - Tecnología Electrónica
- D. Juan Antonio Castro García . Universidad de Sevilla - Tecnología Electrónica
- Dª. Noelia Navarro Moreno . Universidad de Sevilla - Tecnología Electrónica
- D. Paulino Ruiz de Clavijo Vázquez . Universidad de Sevilla - Tecnología Electrónica